学 号：
课 程 设 计
题 目
数字通信系统课程设计——
位步信号提取电路功模块设计建模
学 院
信息工程学院
专 业
电子信息工程
班 级
电信
姓 名
指导教师
2017
年
X
月
X
日
课程设计务书
学生姓名： 专业班级： 电信
指导教师： 工作单位： 信息工程学院
题 目 位步信号提取电路功模块设计建模
初始条件：
（1）MAX PLUSIIQuartus IIISE等软件
（2）课程设计辅导书：通信原理课程设计指导
（3）先修课程：数字电子技术模拟电子技术电子设计EDA通信原理
求完成务 （包括课程设计工作量技术求说明书撰写等具体求）
（1）课程设计时间：1周
（2）课程设计题目：位步信号提取电路功模块设计建模
（3）课程设计统技术求：求题目进行逻辑分析掌握锁相法画出实现电路原理图设计出模块逻辑功编写VHDL语言程序机调试仿真记录实验结果波形实验结果进行分析
（4）课程设计说明书学校课程设计工作规范中统书写格式撰写标明参考文献少5篇
（5）写出次课程设计心体会（少500字）
时间安排：第19周
参考文献：
江国强EDA技术应 北京：电子工业出版社2010
John G ProakisDigital Communications 北京：电子工业出版社2011
指导教师签名： 年 月 日
系（责教师）签名： 年 月 日
目录
1 QUARTUS概述 1
11软件简介 1
12 QUARTUS性特点 1
2 基原理 2
21位步定义 2
22位步实现方法 2
3 位步提取原理 4
31锁相环基原理 4
32添扣脉原理 4
33位步总电路基原理 5
4 设计流程 7
41微分器模块设计 7
42 鉴相器模块设计 9
43分频器模块设计 11
44 脉形成脉加减控制模块 13
5 位步提取顶层设计仿真结果分析 16
6 心体会 18
参考文献 19
1 QUARTUS概述
11软件简介
Quartus II design 高级复杂systemonaprogrammablechip (SOPC)设计环境 Quartus II design 提供完善 timing closure LogicLock™ 基块设计流程Quartus II design唯包括timing closure 基块设计流基特征programmable logic device (PLD)软件 Quartus II 设计软件改进性提升功性解决潜设计延迟等工业领域率先提供FPGAmaskprogrammed devices开发统工作流程
Altera Quartus II 作种编程逻辑设计环境 强设计力直观易接口越越受数字系统设计者欢迎前官方提供载新版v130Altera Quartus II （30更高版）设计软件业界唯提供FPGA固定功HardCopy器件统设计流程设计工具工程师样低价位工具 Stratix FPGA进行功验证原型设计设计HardCopy Stratix器件批量成品系统设计者现够Quartus II软件评估HardCopy Stratix器件性功耗相应进行吞吐量设计
AlteraQuartus II编程逻辑软件属第四代PLD开发台该台支持工作组环境设计求中包括支持基Internet协作设计Quartus台CadenceExemplarLogic MentorGraphicsSynopsysSynplicity等EDA供应商开发工具相兼容改进软件LogicLock模块设计功增添 FastFit编译选项推进网络编辑性提升调试力
12 QUARTUS性特点
（1） 支持MAX7000MAX3000等积项器件
（2） 软件体积缩运行速度加快
（3） LogicLock设计流程性提升15
（4） 采快速适配选项缩短编译时间
（5） 新功减系统级验证
2 基原理
21位步定义
数字通信系统中发送端确定时钟逐传送码元接收端须准确抽样判决时钟正确判决接收码元接收端需发送端时钟脉序列相致确定抽样判决时刻时钟脉序列佳判决时刻接收码元进行抽样判决接收端产生接收码元重复频率相位致定时脉序列程称码元步位步
22位步实现方法
实现位步方法分插入导频法直接法两类插入导频法基带信号频谱零点处插入需位定时导频信号直接法直接接收数字信号中提取位步信号分滤波法锁相法
目前数字通信系统广泛采步法实现位步次课程设计步法中锁相环法实现位步采步法实现位步会遇两问题：(1)果数字基带信号含位步信息信号功率谱中含位步离散谱直接锁相环提取位步信号供抽样判决(2)果数字基带信号功率谱中含位步离散谱样提取位步信号
数字基带信号否含位步信息码型密切关系应强调数字基带信号码型数字已调波般含位步信息已调波载波频率通常码元速率高位步频率分量会落已调波频带通常通判决前基带解调信号中提取位步信息二进制基带信号中位步离散谱分量否存取决二进制基带脉信号占空二进制基带信号中位步离散谱分量否存取决二进制基带矩形脉信号占空单极性二进制矩形脉信号码元周期T脉宽度τNRZ码τ TNRZ码直流分量外存离散谱分量没位步离散谱分量1TRZ码τ满足0<τ
3 位步提取原理
31锁相环基原理
次课程设计采步法中数字锁相环法实现位步信号提取锁相环基原理：接收端采鉴相器较接收码元产生位 步信号相位果两者相位致鉴相器输出误差信号控制位步 信号相位直位步信号相位接收信号相位致止
目前数字通信系统中常采数字锁相法提取位步信号数字锁相环相位反馈控制系统数字锁相环中误差控制信号 离散数字信号模拟信号受控输出相位改变离散连 续外环路组成部件全数字电路实现种锁相环称 全数字锁相环（简称 DPLL）
数字锁相环法提取位步信号原理框图图示：
图1 数字锁相法位步提取原理框图
32添扣脉原理
脉加减控制器根鉴相器输出加减脉控制信号增加扣脉形成器送入两路时钟脉调整输出步时钟相位分频器输出位步脉超前接受码元相位时相位较器发出超前脉加扣门（常开）禁止端扣n路脉样分频器输出脉相位退1n周期分频器输出位步脉滞接受码元相位时相位较器发出滞脉加常闭门分频器输出端添加脉样输出脉相位提前1n周期样反复调节实现位步添扣原理图图示：
图2 添扣原理图
33位步总电路基原理
等概二进制零码元序列中没离散码元速率频谱分量直接接收信号中码元步信息果接收信号进行某种非线性变换够频谱中产生离散码元速率分量提取出码元定时信息总设计原理图需数字锁相环法位步提取电路基础增加码型变换模块微分器零码变成零码实现面位步提取位步总电路图图示：
图3 位步提取信号电路模型
整系统构成包括四部分微分鉴相电路超前滞控制电路双相高频时钟源分频电路微分电路模块非零码转换成零码利定时信息提取
模块作：
（1）微分电路模块非零码转换成零码利定时信息提取
（2） 双相高频时钟源高频时钟信号变换成两路相位相反时钟信
号分送控制电路中常开门常闭门
（3）常开门常闭门输出门送分频器输出提取低频时钟信号
（4）鉴相器包括数字微分器两门时钟信号接收码元通门进行相位较超前门输出相位超前信号滞门输出相位滞信号超前滞信号分送常开门常闭门
（5） 控制调节器作根鉴相器输出误差指示脉信号D信号X没达频相时调节信号D相位
4 设计流程
41微分器模块设计
输入码元电翻转时产生脉脉反映发端时钟相位信息信息参考基准锁相获步时钟零码变成零码离散谱中含定时信息
VHDL 实现零提取方法：输入二进制码元延迟未延迟二进制码元相异数字电路中延迟级连 D 触发器实现改变级连数改变延迟时间
微分器模块代码：
library IEEE
use IEEESTD_LOGIC_1164ALL
use IEEESTD_LOGIC_ARITHALL
use IEEESTD_LOGIC_UNSIGNEDALL
entity weifen is
Port ( CODEIN in STD_LOGIC
CLKIN in STD_LOGIC
CODEOUT out STD_LOGIC)
end weifen
architecture a of weifen is
signal rsqrqsd1d2q2d3d4q4cpstd_logic
begin
k1process(CLKIN)
begin
if(CLKIN＇ event and CLKIN＇1＇)then
d1 d2 q2 d3 d4 q4 end if
r<(not d2) and (not q2)
s qr qs cp CODEOUT end process
end
微分器模块原型：
图4 微分器模块电路
整微分器异门门 D 触发器构成移位寄存器组成功实现非零码零码转换相非零码进行微分
次课程设计微分器10D触发器级联成部原理图图示：
图5 微分器部原理图
微分器硬件波形：
图6 微分器仿真波形
42 鉴相器模块设计
鉴相器输出位步信号相位码元零提取信号进行较判断时钟超前滞果相位滞发出加脉信号步时钟相位前调整反发出减脉信号步时钟相位调整终达时钟步达步时候加脉信号减脉信号效果相时相位做调整见时相位调整处动态衡中
鉴相器VHDL 语言编写通简单非运算D触发器实现鉴相器功鉴相器模块构成原理图图示：
图7 鉴相器模块电路构成
鉴相器模块中D触发器代码：
library ieee
use ieeestd_logic_1164all
entity dff is
port ( d clk in std_logic
q out std_logic)
end dff
architecture ache of dff is
begin
p1 process (clk)
begin
if (clk＇event and clk ＇1＇) then
q < d
end if
end process
end ache
D触发器模型：
图8 D触发器模型
D触发器硬件仿真波形：
图9 D触发器硬件仿真波形
43分频器模块设计
分频器模块需输出位步脉接受码元相位进行较进行添扣脉分频器分频系数提取时钟频率高频晶振频率关分频器属 VHDL 设计中基容原理加赘述
分频器建模符号：
图10 分频器建模符号
分频器代码：
library ieee
use ieeestd_logic_1164all
use ieeestd_logic_arithall
entity counter66 is
port(clkin std_logic
qouout std_logic)
end counter66
architecture behave of counter66 is
signal countq_tempinteger range 0 to 14
signal countqstd_logic
Begin
Process(clk)
Begin
If clk＇event and clk＇1＇ then
If countq_temp<14 then
Countq_temp Else countq_temp<0
countq < not countq
end if
end if
end process
qouend behave
分频器硬件仿真波形：
图11 分频器硬件仿真波形
44 脉形成脉加减控制模块
高频脉输入需形成两路反相脉信号送入脉加减控制模块脉形成部分功输入频率2Nf 时钟产生两路相位差 180 度频率Nf 时钟信号两路时钟脉信号高电错开样方便脉加减控制器脉进行增加扣 VHDL 语言中实现时设两信号变量分时钟升降触发信号时钟进行二分频然两二分频信号变量进行简单非运算实现代码：
process(clk)
begin
if clk＇event and clk＇1＇ then
Click1end if
end process
process(clk)
begin
if clk＇event and clk＇0＇ then
Click2end if
end process
out1out2<(not click1) and (not click2)
脉形成模块电路图图示：
图12 脉形成模块
脉加减控制器根鉴相器输出加减脉控制信号增加扣脉形成器送入两路时钟脉调整输出步时钟相位 VHDL 语言实现该功十分方便果扣出脉需中路信号脉相应位置0’做’运算果增加脉外路时钟第路时钟相应位置做运算实现代码：
process(clk1)
begin
addtempend process
process(clk2)
begin
dectemp<(not dec) and clk2
end process
dout脉加减控制模块添门抠门电路图图示：
图13 脉加减控制模块
5 位步提取顶层设计仿真结果分析
码元信号微分器模块输入微分NRZ码转RZ码然鉴相模块判断超前滞根超前滞情况进入脉控制加减模块进行附加者扣码元数次调节实现位步输出实现位步信号提取
位步提取方案顶层设计图14示功模块均采 VHDL 语言编程实现 Quartus II 仿真通
图14 位步提取顶层设计
综合仿真结果：
图15 顶层文件仿真图
仿真结果分析：
位步提取相位锁定全程仿真波形图15示刚开始时输出步时钟超前鉴相器输出减脉控制信号步输出时钟相位逐渐调整达相位锁定达时钟步波形图发现：相位锁定时鉴相器输出加脉控制信号输出减脉控制信号见相位锁定时相位调整处动态衡中显然增加／减少脉数相位差成正相位调整精度相位较器精度关
6 心体会
历星期课程设计终完成数字通信系统课程设计编程报告次通信原理课程设计务完成位步提取电路设计建模说次设计挑战性 Quartus II软件方法解少正种挑战性课设求提高力
次课程设计通VHDL实现位步电路位步信号提取入手采数字锁相环种常方法quartus仿真软件台仿真等通询问老师学交流利量书籍网站资源完成次通信系统中位步提取电路建模设计
次设计环节中新知识学新方法探索方面明显足开始时知识部分停留理够深入透彻够灵活应融会贯通设计程中会问题卡住方耗费段时间没达目通查找参考资料请教老师学交流利互联网等种方式试着克服设计程中遇困难着开发设计深入逐渐掌握部分设计技巧解关设计方面规律困难迎刃解
总次意义学提高程通次课程设计初步掌握quartus开发工具排版时候提高Word软件水知识结构知识储备学应力足编程程中学探讨中体会Quartus II强功深入学Quartus II专业学中应更体会成功喜悦快乐
参考文献
[1] 王虹通信系统原理武汉国防工业出版社2013
[2] 江国强EDA技术应 北京：电子工业出版社2010
[3] 段吉海数字通信系统建模设计北京：电子工业出版社2004
[4]高西全丁玉美数字信号处理（第三版）学指导西安科技学出版社2001
[5] John G ProakisDigital Communications 北京：电子工业出版社2011
科生课程设计成绩评定表
姓 名
性
专业班级
电信1406班
课程设计题目：位步信号提取电路功模块设计建模
课程设计答辩质疑记录：
成绩评定：
终评定成绩（优良中格格评定）
指导教师签字： 年 月 日
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学 号：
课 程 设 计
题 目
数字通信系统课程设计——
位步信号提取电路功模块设计建模
学 院
信息工程学院
专 业
电子信息工程
班 级
电信
姓 名
指导教师
2017
年
X
月
X
日
课程设计务书
学生姓名： 专业班级： 电信
指导教师： 工作单位： 信息工程学院
题 目 位步信号提取电路功模块设计建模
初始条件：
（1）MAX PLUSIIQuartus IIISE等软件
（2）课程设计辅导书：通信原理课程设计指导
（3）先修课程：数字电子技术模拟电子技术电子设计EDA通信原理
求完成务 （包括课程设计工作量技术求说明书撰写等具体求）
（1）课程设计时间：1周
（2）课程设计题目：位步信号提取电路功模块设计建模
（3）课程设计统技术求：求题目进行逻辑分析掌握锁相法画出实现电路原理图设计出模块逻辑功编写VHDL语言程序机调试仿真记录实验结果波形实验结果进行分析
（4）课程设计说明书学校课程设计工作规范中统书写格式撰写标明参考文献少5篇
（5）写出次课程设计心体会（少500字）
时间安排：第19周
参考文献：
江国强EDA技术应 北京：电子工业出版社2010
John G ProakisDigital Communications 北京：电子工业出版社2011
指导教师签名： 年 月 日
系（责教师）签名： 年 月 日
目录
1 QUARTUS概述 1
11软件简介 1
12 QUARTUS性特点 1
2 基原理 2
21位步定义 2
22位步实现方法 2
3 位步提取原理 4
31锁相环基原理 4
32添扣脉原理 4
33位步总电路基原理 5
4 设计流程 7
41微分器模块设计 7
42 鉴相器模块设计 9
43分频器模块设计 11
44 脉形成脉加减控制模块 13
5 位步提取顶层设计仿真结果分析 16
6 心体会 18
参考文献 19
1 QUARTUS概述
11软件简介
Quartus II design 高级复杂systemonaprogrammablechip (SOPC)设计环境 Quartus II design 提供完善 timing closure LogicLock™ 基块设计流程Quartus II design唯包括timing closure 基块设计流基特征programmable logic device (PLD)软件 Quartus II 设计软件改进性提升功性解决潜设计延迟等工业领域率先提供FPGAmaskprogrammed devices开发统工作流程
Altera Quartus II 作种编程逻辑设计环境 强设计力直观易接口越越受数字系统设计者欢迎前官方提供载新版v130Altera Quartus II （30更高版）设计软件业界唯提供FPGA固定功HardCopy器件统设计流程设计工具工程师样低价位工具 Stratix FPGA进行功验证原型设计设计HardCopy Stratix器件批量成品系统设计者现够Quartus II软件评估HardCopy Stratix器件性功耗相应进行吞吐量设计
AlteraQuartus II编程逻辑软件属第四代PLD开发台该台支持工作组环境设计求中包括支持基Internet协作设计Quartus台CadenceExemplarLogic MentorGraphicsSynopsysSynplicity等EDA供应商开发工具相兼容改进软件LogicLock模块设计功增添 FastFit编译选项推进网络编辑性提升调试力
12 QUARTUS性特点
（1） 支持MAX7000MAX3000等积项器件
（2） 软件体积缩运行速度加快
（3） LogicLock设计流程性提升15
（4） 采快速适配选项缩短编译时间
（5） 新功减系统级验证
2 基原理
21位步定义
数字通信系统中发送端确定时钟逐传送码元接收端须准确抽样判决时钟正确判决接收码元接收端需发送端时钟脉序列相致确定抽样判决时刻时钟脉序列佳判决时刻接收码元进行抽样判决接收端产生接收码元重复频率相位致定时脉序列程称码元步位步
22位步实现方法
实现位步方法分插入导频法直接法两类插入导频法基带信号频谱零点处插入需位定时导频信号直接法直接接收数字信号中提取位步信号分滤波法锁相法
目前数字通信系统广泛采步法实现位步次课程设计步法中锁相环法实现位步采步法实现位步会遇两问题：(1)果数字基带信号含位步信息信号功率谱中含位步离散谱直接锁相环提取位步信号供抽样判决(2)果数字基带信号功率谱中含位步离散谱样提取位步信号
数字基带信号否含位步信息码型密切关系应强调数字基带信号码型数字已调波般含位步信息已调波载波频率通常码元速率高位步频率分量会落已调波频带通常通判决前基带解调信号中提取位步信息二进制基带信号中位步离散谱分量否存取决二进制基带脉信号占空二进制基带信号中位步离散谱分量否存取决二进制基带矩形脉信号占空单极性二进制矩形脉信号码元周期T脉宽度τNRZ码τ TNRZ码直流分量外存离散谱分量没位步离散谱分量1TRZ码τ满足0<τ
3 位步提取原理
31锁相环基原理
次课程设计采步法中数字锁相环法实现位步信号提取锁相环基原理：接收端采鉴相器较接收码元产生位 步信号相位果两者相位致鉴相器输出误差信号控制位步 信号相位直位步信号相位接收信号相位致止
目前数字通信系统中常采数字锁相法提取位步信号数字锁相环相位反馈控制系统数字锁相环中误差控制信号 离散数字信号模拟信号受控输出相位改变离散连 续外环路组成部件全数字电路实现种锁相环称 全数字锁相环（简称 DPLL）
数字锁相环法提取位步信号原理框图图示：
图1 数字锁相法位步提取原理框图
32添扣脉原理
脉加减控制器根鉴相器输出加减脉控制信号增加扣脉形成器送入两路时钟脉调整输出步时钟相位分频器输出位步脉超前接受码元相位时相位较器发出超前脉加扣门（常开）禁止端扣n路脉样分频器输出脉相位退1n周期分频器输出位步脉滞接受码元相位时相位较器发出滞脉加常闭门分频器输出端添加脉样输出脉相位提前1n周期样反复调节实现位步添扣原理图图示：
图2 添扣原理图
33位步总电路基原理
等概二进制零码元序列中没离散码元速率频谱分量直接接收信号中码元步信息果接收信号进行某种非线性变换够频谱中产生离散码元速率分量提取出码元定时信息总设计原理图需数字锁相环法位步提取电路基础增加码型变换模块微分器零码变成零码实现面位步提取位步总电路图图示：
图3 位步提取信号电路模型
整系统构成包括四部分微分鉴相电路超前滞控制电路双相高频时钟源分频电路微分电路模块非零码转换成零码利定时信息提取
模块作：
（1）微分电路模块非零码转换成零码利定时信息提取
（2） 双相高频时钟源高频时钟信号变换成两路相位相反时钟信
号分送控制电路中常开门常闭门
（3）常开门常闭门输出门送分频器输出提取低频时钟信号
（4）鉴相器包括数字微分器两门时钟信号接收码元通门进行相位较超前门输出相位超前信号滞门输出相位滞信号超前滞信号分送常开门常闭门
（5） 控制调节器作根鉴相器输出误差指示脉信号D信号X没达频相时调节信号D相位
4 设计流程
41微分器模块设计
输入码元电翻转时产生脉脉反映发端时钟相位信息信息参考基准锁相获步时钟零码变成零码离散谱中含定时信息
VHDL 实现零提取方法：输入二进制码元延迟未延迟二进制码元相异数字电路中延迟级连 D 触发器实现改变级连数改变延迟时间
微分器模块代码：
library IEEE
use IEEESTD_LOGIC_1164ALL
use IEEESTD_LOGIC_ARITHALL
use IEEESTD_LOGIC_UNSIGNEDALL
entity weifen is
Port ( CODEIN in STD_LOGIC
CLKIN in STD_LOGIC
CODEOUT out STD_LOGIC)
end weifen
architecture a of weifen is
signal rsqrqsd1d2q2d3d4q4cpstd_logic
begin
k1process(CLKIN)
begin
if(CLKIN＇ event and CLKIN＇1＇)then
d1
r<(not d2) and (not q2)
s
end
微分器模块原型：
图4 微分器模块电路
整微分器异门门 D 触发器构成移位寄存器组成功实现非零码零码转换相非零码进行微分
次课程设计微分器10D触发器级联成部原理图图示：
图5 微分器部原理图
微分器硬件波形：
图6 微分器仿真波形
42 鉴相器模块设计
鉴相器输出位步信号相位码元零提取信号进行较判断时钟超前滞果相位滞发出加脉信号步时钟相位前调整反发出减脉信号步时钟相位调整终达时钟步达步时候加脉信号减脉信号效果相时相位做调整见时相位调整处动态衡中
鉴相器VHDL 语言编写通简单非运算D触发器实现鉴相器功鉴相器模块构成原理图图示：
图7 鉴相器模块电路构成
鉴相器模块中D触发器代码：
library ieee
use ieeestd_logic_1164all
entity dff is
port ( d clk in std_logic
q out std_logic)
end dff
architecture ache of dff is
begin
p1 process (clk)
begin
if (clk＇event and clk ＇1＇) then
q < d
end if
end process
end ache
D触发器模型：
图8 D触发器模型
D触发器硬件仿真波形：
图9 D触发器硬件仿真波形
43分频器模块设计
分频器模块需输出位步脉接受码元相位进行较进行添扣脉分频器分频系数提取时钟频率高频晶振频率关分频器属 VHDL 设计中基容原理加赘述
分频器建模符号：
图10 分频器建模符号
分频器代码：
library ieee
use ieeestd_logic_1164all
use ieeestd_logic_arithall
entity counter66 is
port(clkin std_logic
qouout std_logic)
end counter66
architecture behave of counter66 is
signal countq_tempinteger range 0 to 14
signal countqstd_logic
Begin
Process(clk)
Begin
If clk＇event and clk＇1＇ then
If countq_temp<14 then
Countq_temp
countq < not countq
end if
end if
end process
qou
分频器硬件仿真波形：
图11 分频器硬件仿真波形
44 脉形成脉加减控制模块
高频脉输入需形成两路反相脉信号送入脉加减控制模块脉形成部分功输入频率2Nf 时钟产生两路相位差 180 度频率Nf 时钟信号两路时钟脉信号高电错开样方便脉加减控制器脉进行增加扣 VHDL 语言中实现时设两信号变量分时钟升降触发信号时钟进行二分频然两二分频信号变量进行简单非运算实现代码：
process(clk)
begin
if clk＇event and clk＇1＇ then
Click1
end process
process(clk)
begin
if clk＇event and clk＇0＇ then
Click2
end process
out1
脉形成模块电路图图示：
图12 脉形成模块
脉加减控制器根鉴相器输出加减脉控制信号增加扣脉形成器送入两路时钟脉调整输出步时钟相位 VHDL 语言实现该功十分方便果扣出脉需中路信号脉相应位置0’做’运算果增加脉外路时钟第路时钟相应位置做运算实现代码：
process(clk1)
begin
addtemp
process(clk2)
begin
dectemp<(not dec) and clk2
end process
dout
图13 脉加减控制模块
5 位步提取顶层设计仿真结果分析
码元信号微分器模块输入微分NRZ码转RZ码然鉴相模块判断超前滞根超前滞情况进入脉控制加减模块进行附加者扣码元数次调节实现位步输出实现位步信号提取
位步提取方案顶层设计图14示功模块均采 VHDL 语言编程实现 Quartus II 仿真通
图14 位步提取顶层设计
综合仿真结果：
图15 顶层文件仿真图
仿真结果分析：
位步提取相位锁定全程仿真波形图15示刚开始时输出步时钟超前鉴相器输出减脉控制信号步输出时钟相位逐渐调整达相位锁定达时钟步波形图发现：相位锁定时鉴相器输出加脉控制信号输出减脉控制信号见相位锁定时相位调整处动态衡中显然增加／减少脉数相位差成正相位调整精度相位较器精度关
6 心体会
历星期课程设计终完成数字通信系统课程设计编程报告次通信原理课程设计务完成位步提取电路设计建模说次设计挑战性 Quartus II软件方法解少正种挑战性课设求提高力
次课程设计通VHDL实现位步电路位步信号提取入手采数字锁相环种常方法quartus仿真软件台仿真等通询问老师学交流利量书籍网站资源完成次通信系统中位步提取电路建模设计
次设计环节中新知识学新方法探索方面明显足开始时知识部分停留理够深入透彻够灵活应融会贯通设计程中会问题卡住方耗费段时间没达目通查找参考资料请教老师学交流利互联网等种方式试着克服设计程中遇困难着开发设计深入逐渐掌握部分设计技巧解关设计方面规律困难迎刃解
总次意义学提高程通次课程设计初步掌握quartus开发工具排版时候提高Word软件水知识结构知识储备学应力足编程程中学探讨中体会Quartus II强功深入学Quartus II专业学中应更体会成功喜悦快乐
参考文献
[1] 王虹通信系统原理武汉国防工业出版社2013
[2] 江国强EDA技术应 北京：电子工业出版社2010
[3] 段吉海数字通信系统建模设计北京：电子工业出版社2004
[4]高西全丁玉美数字信号处理（第三版）学指导西安科技学出版社2001
[5] John G ProakisDigital Communications 北京：电子工业出版社2011
科生课程设计成绩评定表
姓 名
性
专业班级
电信1406班
课程设计题目：位步信号提取电路功模块设计建模
课程设计答辩质疑记录：
成绩评定：
终评定成绩（优良中格格评定）
指导教师签字： 年 月 日
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