电子设计动化〔EDA〕实验指导书
前言
年电子设计动化〔EDA〕技术开展迅速方面种容量高性低功耗编程逻辑器件断推出专集成电路〔ASIC〕生产商感受空前竞争压力方面出现许EDA设计辅助工具工具提高新型集成电路设计效率更低钱更短周期复杂数字系统开发成场ASICFPGACPLD争难免然PLD器件具先天竞争优势反复编程线调试EDA技术正场较量推动引擎般说EDA技术计算机台EDA软件工具开发环境HDL设计语言编程器件载体ASICSOC芯片目标器件电子系统设计应方电子产品动化设计程设计者需编写硬件描述语言代码然选择目标器件集成开发环境里进行编译仿真综合线载调试整程局部工作EDA软件完成全球许著名编程器件提供商推出集成开发工具软件Altera公司MAX+PLUSⅡQuartus Ⅱ软件Xilinx公司Foundation ISE软件Lattice公司ispExpert软件Actel公司Libero软件等软件推出极促进集算法设计芯片编程电路板设计体EDA技术开展外SOC芯片目标器件电子系统设计求编程器件部开始集成高速处理器硬核处理器软核DSP模块量存储资源高速串行收发模块系统时钟理器标准IO接口模块设计者更加心应手新轮数字革命引发
EDA技术门实践性强学科培养出具竞争力流IC设计动手力关键通理学加现场实验软件编程加硬件调试程中真正获锻炼增长技ZY11EDA13BE型实验系统采板加适配板加扩展板灵活结构方便进行基PLD芯片实验开发易升级符合前高校方面培养求相信学生扎扎实实完钱实验系统实验根底利现硬件资源开发出新数字应系统学生潜力会程度发挥EDA技术学会质飞跃推动国数字系统设计技术开展做出更奉献
实验手册校电子设计动化〔EDA〕课程实验指导根实验纲求包含8实验中实验二三四必做实验五六七八少选做
目录
实验 EDA软件熟悉 1
实验目 1
实验容 1
实验原理 1
实验步骤 1
实验报告 1
实验思考题 2
实验二 1位全加器设计 3
实验目 3
实验容 3
实验仪器 3
实验原理 3
实验考前须知 4
实验步骤 4
实验报告 4
思考题 4
实验三 根组合逻辑电路VHDL模型 6
实验目 6
实验容 6
实验仪器 6
实验原理 6
实验步骤 12
实验四 根时序逻辑电路VHDL模型 13
实验目 13
实验容 13
实验仪器 13
实验原理 13
实验步骤 31
实验五 Melay型限状态机设计 32
实验目 32
实验容 32
实验仪器 32
实验原理 32
实验步骤 34
实验六 ROM设计 35
实验目 35
实验容 35
实验仪器 35
实验原理 35
实验步骤 36
实验七 键盘控制电路设计 38
实验目 38
实验容 38
实验仪器 38
实验原理 38
实验步骤 40
实验八 交通灯实验 41
实验目 41
实验容 41
实验仪器 41
实验原理 41
实验步骤 42
附录 实验求 43
附录二 实验成绩考核评定方法 44
附录三 实验工程设置容 45
实验 EDA软件熟悉
实验目
1．熟悉ALTERA公司EDA设计工具软件QuartusII 50
2．熟悉ZY11EDA13BE型实验箱
实验容
1．学QuartusII 50软件课件
2．学QuartusII 50软件安装重菜单命令含义
3．熟悉ZY11EDA13BE型实验箱结构组成
4．模仿课件中实例动手操作遍掌握采QuartusII 50软件设计流程
实验原理
参考QuartusII 50软件学课件
实验步骤
1．教师指导学软件课件
2．教师演示QuartusII 50软件安装介绍菜单命令功
3．参考课件实例动手操作软件流程做完新建文件编译仿真分配引脚等软件操作局部全程
4．参考第局部实验系统简介熟悉ZY11EDA13BE型实验箱结构组成解模块根作解板IO分布情况认识液晶屏口连接器晶振JTAG接口逻辑笔跳线等器件组件
实验报告
1．绘制出QuartusII 50软件设计详细流程图
2．描述出QuartusII 50软件进行目标器件选择IO分配锁定引脚
3．描述出QuartusII 50软件help菜单功效
4．写出系统板IO口分布情况
5．写出ZY11EDA13BE型实验箱拨码开关CTRL档作
6．描述出完整实验流程
实验思考题
1．QuartusII 50软件支持器件该软件什局限性？
2．QuartusII 50软件中写字母否区？
3．进行完整实验流程时应注意什？
实验二 1位全加器设计
实验目
1．掌握QuartusII 50软件流程
2．熟悉ZY11EDA13BE型实验箱开关键模块LED显示模块
实验容
QuartusII 50软件中原理图输入法设计实现1位全加器
实验仪器
1．ZY11EDA13BE型实验箱通编程模块配置模块开关键模块LED显示模块
2．口延长线JTAG延长线〔实验均包括实验中均略〕
3．安装QuartusII 50软件PC机〔实验均包括实验中均略〕
实验原理
1位全加器两半加器门连接成半加器原理图设计方法门非门门〔xnor符合相10〕实现先设计底层文件：半加器设计顶层文件全加器
〔1〕半加器设计
半加器表达式：进位：coa and b
：soa xnor (not b)
半加器原理图：
〔2〕全加器设计
全加器原理图：
实验考前须知
实验指导书中实验容针板系统核心芯片EP1K30QC2082设计实验原理中提供脚分配情况脚分配必须通成功编译载配置
实验步骤
1．QuartusII 50软件中新建原理图文件输入原理图进行编译仿真
2．指定目标器件编译通原理图分配脚〔参考实验原理〕分配完编译次
3．口延长线连接计算机机箱口实验箱口插座JTAG延长线连接通编程模块载接口插座配置模块核心芯片载接口插座接通实验箱电源实验箱电源钮APW1APW2电源指示灯PL0PL4亮
4．载配置文件f_adderpof目标芯片
5．拨码开关CTRL〔2〕〔4〕〔8〕均设置ON〞
6．拨位开关KD1KD2KD3分作全加器a输入b输入进位c输入LED1LED2分作全加器进位全加记录全加器实验结果填入实验报告灯亮表示1’〔高电〕灯灭表示0’〔低电〕
实验报告
1．列出半加器全加器真值表果实验室条件允许印半加器全加器仿真波形图贴实验报告中
2．文字描述出样实现层次化设计
3．1位全加器实现方法画出方法原理图
思考题
1．位全加器位原理扩展成设计出原理图输入8位全加器
2．集成电路全加器芯片74807483等试述部结构实现？
3．参考全加器设计思路设计出原理图输入1位全减器〔提示：全加器设计根真值表建立简表达式简表达式应该根门电路样全减器设计〕
实验三 根组合逻辑电路VHDL模型
实验目
1．掌握简单VHDL程序设计
2．掌握VHDL根组合逻辑电路建模
实验容
分设计实现缓器选择器译码器编码器移位器全加器VHDL模型
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块开关键模块LED显示模块
实验原理
1．三态缓器
三态缓器〔Tristate Buffer〕作转换数增强驱动力功模块总线相连接总线互连方式时总线通信器件通常通三态缓器总线相连果缓器端en1缓器输入端in1信号值复制输出端果缓器端en数值缓器输出端高阻态三态缓器输出端线方式缓器输出端接起例2011出三态缓器VHDL源代码模型：
IEEE1164标准程序包中Z表示高阻态现EDA综合工具般根种描述综合三态器件列图201例中三态缓器仿真波形图：
图201 三态缓器仿真图形
2．数选择器〔Multiplexer〕
数字系统设计时需数源中选择时需路选择器例2021出四选选择数字宽度3选择器VHDL源代码模型：
面模型中条件赋值语句写简短面程序代码改写进程等价方式例2022VHDL源代码示：
模型中std_Logicstd_Logic_vector数类型sel数值止四种两种模型中分支处理数值综合时候EDA工具般忽略分支处理三态器件中高阻态Z’外综合工具采完全相方法处理std_LogicBit数类型图202例中路选择器仿真波形图：
图202 路选择器仿真图形
3．译码器〔Decoder〕
译码器〔Decoder〕输入N位二进制代码输出2N表征代码原意状态信号输出信号2N位中位效常见译码器途二进制表示址转换单线选择信号面例203138译码器VHDL源代码模型：
列图203例中38译码器仿真波形图：
图203 38译码器仿真图形
4．编码器〔Encoder〕
编码器〔Encoder〕行译码器行逆程2N输入转化N位编码输出编码器求输入信号位中位效规定果输入位全效时编码器输出指定某状态编码器途广方说键盘输入编码等面例204183优先编码器VHDL源代码模型：
列图204例中83优先编码器仿真波形图：
图204 83优先编码器仿真图形
5．移位器〔Shifter〕
数移位重操作定条件右移意味着2左移意味着2面例2051移位器〔Shifter〕VHDL源代码模型：
模型中果sr＝1’sl＝0’移位器输入信号右移位赋输出信号果sr＝0’sl＝1’移位器输入信号左移位赋输出信号srsl两种输入模式输入信号直接赋输出信号信号ilir分左移操作右移操作时输入数右端〔左端〕补数&’进行移位操作常处理方法VHDL’93版中增加移位语句直接实现移位操作列图205例中移位器仿真波形图：
图205 移位器仿真图形
6．全加器〔Adder〕
加法器根运算单元加法器中单元位全加器面例2061位全加器〔Adder〕VHDL源代码模型：
全加器中两数输入端in1in2输出端sum进位输出端carry_out全加器级联形成加法器简单实现方式种电路单元结构相操作数字长较时进位屡次传递限制种电路速度位产生时刻提高运算速度采行波进位加法器〔RIPPLECARRY ADDER〕列图206例中位全加器仿真波形图：
图206 位全加器仿真图形
实验步骤
1．QuartusII 50软件中新建文文件输入设计VHDL程序代码编译仿真锁定脚载目标芯片
2．拨位开关作输入LED作输出分验证结果正确性
实验四 根时序逻辑电路VHDL模型
实验目
1．掌握简单VHDL程序设计
2．掌握VHDL根时序逻辑电路建模
实验容
分设计实现锁存器触发器存放器计数器VHDL模型
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块开关键模块LED显示模块
实验原理
1．锁存器〔latch〕：顾名思义锁存器〔latch〕锁存数逻辑单元锁存器般分成三种根类型：电锁存器步锁存器异步锁存器面逐介绍三种锁存器VHDL模型描述方式
〔1〕电锁存器：
电锁存器般时钟电路方微处理器芯片中电锁存器特点：常常路数输入例2111单输入电锁存器VHDL模型：
复位信号reset效〔高电〕时锁存器latch1复位输出信号q低电复位信号reset效〔低电〕时果s信号高电输出信号q输出输入端值s信号低电时latch1输出信号q保持原值数锁存列图211单输入电锁存器仿真波形图：
图211 单输入电锁存器仿真图形
例2112输入电锁存器VHDL模型：
复位信号reset效〔高电〕时锁存器latch2复位输出信号q低电果复位信号reset效〔低电〕时根选择信号s0s1s2决定输出信号q选择输入信号data0data1data2果s0s1s2效〔低电〕锁存器输出信号q保持原值变数锁存列图212输入电锁存器仿真波形图：
图212 输入电锁存器仿真图形
〔2〕步锁存器：
步锁存器指复位加载功全部时钟步复位端优先级较高数字系统设计时采完全步锁存器防止时序错误例2113步锁存器VHDL模型：
时钟信号clk跳变时激活进程果时复位信号reset效〔高电〕锁存器latch3复位输出信号q低电果时复位信号reset效〔低电〕装载信号load效〔高电〕锁存器latch3输出信号q输入信号data否锁存器输出保持原值数锁存列图213步锁存器仿真波形图：
图213 步锁存器仿真图形
〔3〕异步锁存器：
异步锁存器指复位时钟步锁存器例2114异步锁存器VHDL模型：
时钟信号clk跳变者复位信号reset激活进程时果时复位信号reset效〔高电〕锁存器latch4复位输出信号q低电果时复位信号reset效〔低电〕正时钟升达装载信号load效〔高电〕锁存器latch4输出信号q输入信号data否锁存器输出保持原值数锁存列图214异步锁存器仿真波形图：
图214 异步锁存器仿真图形
1．触发器〔flipflop〕
触发器〔flipflop〕根时序电路单元指时钟触发引起输出信号改变种时序逻辑单元常见触发器三种：D触发器T触发器JK触发器
〔1〕D触发器：
D触发器常触发器复位信号置位信号复位置位信号时钟否步分种常见D触发器模型逐出例简单说明例2121简单D触发器VHDL模型：
D触发器dff1简单D触发器没复位置位信号时钟信号clk升输出信号q值输入信号d否触发器dff1输出信号q保持原值图215简单D触发器仿真波形图：
图215 简单D触发器仿真图形
例2122带异步置位D触发器VHDL模型：
dff2带异步置位D触发器时钟信号clk者置位信号prn跳变时激活进程果时置位信号prn效〔高电〕D触发器dff2置位输出信号q高电果置位信号prn效〔低电〕时时钟出现跳D触发器dff2输出信号q变输入信号d否D触发器dff2输出信号q保持原值图216带异步置位D触发器仿真波形图：
图216 带异步置位D触发器仿真图形
例2123带异步复位D触发器VHDL模型：
dff3带异步复位D触发器时钟信号clk者复位信号clr跳变时激活进程果时复位信号clr效〔高电〕D触发器dff3复位输出信号q低电果复位信号clr效〔低电〕时时钟出现跳D触发器dff3输出信号q变输入信号d否D触发器dff3输出信号q保持原值图217带异步复位D触发器仿真波形图：
图217 带异步复位D触发器仿真图形
例2124带异步复位置位D触发器VHDL模型：
dff4带异步复位置位D触发器时钟信号clk复位信号clr者置位信号prn跳变时激活进程果时复位信号clr效〔高电〕D触发器dff4复位输出信号q低电果复位信号clr效〔低电〕置位信号效〔高电〕D触发器dff4置位输出信号q高电果复位信号clr置位信号prn效〔低电〕时时钟出现跳D触发器dff4输出信号q变输入信号d否D触发器dff4输出信号q保持原值图218带异步复位置位D触发器仿真波形图：
图218 带异步复位置位D触发器仿真图形
例2125带步置位D触发器VHDL模型该例中dff5带步置位D触发器时钟信号clk跳变时激活进程果时置位信号prn效〔高电〕D触发器dff5置位输出信号q高电果置位信号prn效〔低电〕时时钟出现跳D触发器dff5输出信号q变输入信号d否D触发器dff5输出信号q保持原值
图219带步置位D触发器仿真波形图：
图219 带步置位D触发器仿真图形
例2126带步复位D触发器VHDL模型：
dff6带步复位D触发器时钟信号clk跳变时激活进程果时复位信号clr效〔高电〕D触发器dff6复位输出信号q低电果复位信号clr效〔低电〕时时钟出现跳D触发器dff6输出信号q变输入信号d否D触发器dff6输出信号q保持原值图2110带步复位D触发器仿真波形图：
图2110 带步复位D触发器仿真图形
例2127带步置位复位D触发器VHDL模型：
dff7带步复位置位D触发器时钟信号clk跳变时激活进程果时复位信号clr效〔高电〕D触发器dff7复位输出信号q低电果复位信号clr效〔低电〕置位信号效〔高电〕D触发器dff7置位输出信号q高电果复位信号clr置位信号prn效〔低电〕时时钟出现跳D触发器dff7输出信号q变输入信号d否D触发器dff7输出信号q保持原值图2111带步置位复位D触发器仿真波形图：
图2111 带步置位复位D触发器仿真图形
〔2〕T触发器
T触发器特点时钟处输出信号发生翻转复位置位信号信号等T触发器种类型例2128带异步复位T触发器VHDL模型：
tff1带异步复位T触发器时钟信号clk者复位信号clr跳变时进程激活果时复位信号clr效〔高电〕T触发器tff1复位输出信号q低电果复位信号clr效〔低电〕时钟信号clk出现跳T触发器tff1输出信号q发生翻转否输出信号q保持变图2112带异步复位T触发器仿真波形图：
图2112 带异步复位T触发器仿真图形
例2129带异步置位T触发器VHDL模型：
tff2带异步置位T触发器时钟信号clk者置位信号prn跳变时进程激活果时置位信号prn效〔高电〕T触发器tff2置位输出信号q高电果置位信号prn效〔低电〕时钟信号clk出现跳T触发器tff2输出信号q发生翻转否输出信号q保持变图2113带异步置位T触发器仿真波形图：
图2113 带异步置位T触发器仿真图形
例21210带〔enable〕端异步复位T触发器VHDL模型：
tff3带异步复位T触发器时钟信号clk者复位信号clr跳变时进程激活果时复位信号clr效〔高电〕T触发器tff3复位输出信号q低电果复位信号clr效〔低电〕时钟信号clk出现跳触发器翻转信号en效〔高电〕T触发器tff3输出信号q发生翻转否输出信号q保持变图2114带端异步复位T触发器仿真波形图：
图2114 带端异步复位T触发器仿真图形
〔3〕JK触发器
JK触发器中JK信号分扮演置位复位信号角色更清晰表示出JK触发器工作程出JK触发器真值表〔表211示〕
J
K
CLK
Qn+1
0
0
↑
Qn
1
0
↑
1
0
1
↑
0
1
1
↑
NOT Qn
X
X
↓
Qn
表211 JK触发器真值表
复位〔clr〕置位〔prn〕信号常见JK触发器种类型例21211根JK触发器VHDL模型：
jkff1根JK触发器类型时钟升根jk信号输出信号q作相应变化case语句实现if条件语句简化语句增加效率图2115根JK触发器仿真波形图：
图2115 根JK触发器仿真图形
例21212带异步复位〔clr〕置位〔prn〕JK触发器VHDL模型：
jkff2带异步复位置位JK触发器模型时钟信号clk置位信号prn者复位信号clr跳变时激活进程果时复位信号clr效〔高电〕JK触发器jkff2复位输出信号q低电果复位信号clr效〔低电〕置位信号prn效〔高电〕JK触发器jkff2置位输出信号q高电果复位信号clr置位信号prn效〔低电〕时钟升根jk信号变化输出信号q作相应变化图2116带异步复位置位JK触发器仿真波形图：
图2116 带异步复位置位JK触发器仿真图形
1．存放器〔Register〕：
存放器〔register〕种重根时序电路顾名思义存放器存放信号值包括标量量数字系统设计中存放器分成通存放器移位存放器
〔1〕通存放器：
通存放器功时钟控制输入数存放满足输出条件时输出数
例2131通存放器VHDL模型：
reg通存放器时钟信号clk升果输出信号enable效〔高电〕输入信号d送存放器中输出信号q输入信号d值否输出信号q保持原值变起锁存数作图2117通存放器仿真波形图：
图2117 通存放器仿真图形
〔2〕移位存放器：
顾名思义移位存放器功存放输入数控制信号作输入数移位输出移位存放器种类繁致纳逻辑移位存放器算术移位存放器两类逻辑移位存放器特点高位低位移入数零算术移位存放器特点高位移入数相应符号扩展低位移入数零例2132简单移位存放器VHDL模型：
时钟升移位存放器shift根控制指令control输入数d逻辑左移相应位输出图2118简单移位存放器仿真波形图：
图2118 简单移位存放器仿真图形
例2133循环移位存放器〔cycle shift register〕VHDL模型：
时钟升循环移位存放器shift根控制指令control输入数d循环左移相应位输出图2119循环移位存放器仿真波形图：
图2119 循环移位存放器仿真图形
1．计数器〔counter〕：
计数器〔counter〕数字系统中常时序电路计数数字系统根操作计数器控制信号计数带复位置位信号复位置位时钟信号否步计数器分步计数器异步计数器两种根类型种计数器分进行加计数进行减计数两种VHDL描述中加减计数＋〞－〞表示
〔1〕步计数器：
步计数器步时序电路样复位置位信号时钟信号步时钟跳变时进行复位置位操作例2141带时钟步4位二进制减法计数器VHDL模型：
count带时钟步4位二进制减法计数器计数范围F～0时钟信号者复位信号跳变时激活进程果时复位信号clr效〔高电〕计数器复位输出计数结果0果复位信号效〔低电〕时钟信号clk出现升计数器计数控制信号en效〔高电〕计数器count动减1实现减计数功图2120带时钟步4位二进制减法计数器仿真波形图：
图2120 带时钟步4位二进制减法计数器仿真图形
〔2〕异步计数器
样道理异步计数器指计数器复位置位时钟步例2142带时钟异步4位二进制加法计数器VHDL模型：
counta带时钟异步4位二进制加法计数器计数范围0～F时钟信号者复位信号跳变时激活进程果时复位信号clr效〔高电〕计数器复位输出计数结果0果复位信号效〔低电〕时钟信号clk出现升计数器计数控制信号en效〔高电〕计数器count动加1实现加计数功图2121带时钟异步4位二进制加法计数器仿真波形图：
图2121 带时钟异步4位二进制加法计数器仿真图形
实验步骤
1．QuartusII 50软件中新建文文件输入设计VHDL程序代码编译仿真锁定脚载目标芯片
2．信号源模块第全局时钟GCLK1跳线器接需时钟频率CLK拨位开关作数输入控制信号输入LED作锁存器触发器存放器计数器输出观察显示结果验证程序正确性
实验五 Melay型限状态机设计
实验目
掌握Mealy型限状态机特点VHDL语言描述方法
实验容
1．绘制实验中例2311状态转换图
2．机编写实验中例2311实验程序进行实验验证程序正确性
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块开关键模块LED显示模块
实验原理
Moore型限状态机Mealy型限状态机输出单前状态关输入信号前值关图231中描述Mealy型限状态机示意图
图231 Mealy型限状态机示意图
Mealy型限状态机输出直接受输入信号前值影响输入信号时钟周期意时刻发生变化Mealy型限状态机输入响应发生前时钟周期Moore型限状态机输入信号响应早周期输入信号噪声影响正输出信号
例2311两进程Mealy型限状态机例子进程COMREG时序组合混合型进程状态机控时序电路控状态译码电路时进程表达进程COM1负责根前输入状态输入信号变化出输出数该例VHDL语言示：
例2311中输出信号组合逻辑电路直接产生该状态机工作时序图232清楚输出信号许毛刺解决问题考虑输出信号Q值时钟信号锁存输出例2311COM1进程中添加IF语句产生锁存器Q锁存输出果实际电路时间延迟发生变化会影响锁存性类设计方式绝保证出现毛刺拟保险方式然参实验二十二例2211中单进程描述方法工作留读者行完成处加说明
图232 例2311进程Mealy型状态机工作时序
实验步骤
1．QuartusII 50软件中新建文文件输入例2211VHDL程序代码编译仿真锁定脚载目标芯片
2．信号源模块第全局时钟GCLK1跳线器接需时钟频率CLK拨位开关作数输入控制信号输入LED作状态机输出观察实验结果
综合实验二十二实验二十三述Moore型限状态机mealy型限状态机特点通常情况具体数字系统具体电路性指标标准适合Moore型限状态机实现外具体数字系统外具体电路性指标标准适合Mealy型限状态机实现硬件设计者应该根具体情况结合MooreMealy型限状态机特点进行选择
实验六 ROM设计
实验目
熟悉读存储器ROM
实验容
设计16×8位ROM
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块开关键模块数码显示模块
实验原理
ROM读存储器作存储固定数设计ROM时采数组WHENELSE语句数组描述ROM面积效数组描述时常数组常量描述ROM放程序包中种方法提供ROM重程序包中常量定义ROM时修改参数改变ROMQuartusII 50软件支持数组描述语句实验采拟直观WHENELSE语句设计16×8ROM
例3111：WHENELSE语句设计16×8ROM
列图述VHDL代码生成ROM模型：
例311116×8位读存储器VHDL模型片选信号CS效根址信号add[3…0]读取单元址输出端DATA[7…0]输出数CS效输出总低电 00000000〞图31116×8位读存储器仿真波形图：
图311 16×8位读存储器仿真波形
实验步骤
1．QuartusII 50软件中新建原理图文件输入设计原理图编译仿真
锁定脚载目标芯片
2．第全局时钟CLK1跳线器接32768Hz拨位开关KD1清零控制(高电效)
KD2片选信号CS(高电效)KD3KD6作数址输入ADD[3…0]数码SM2SM1显示该数址数码SM4SM3显示读出数中输入址输出数应结果应：
址
输出
址
输出
址
输出
址
输出
00
16
04
12
08
08
0C
04
01
15
05
11
09
07
0D
03
02
14
06
10
0A
06
0E
02
03
13
07
09
0B
05
0F
01
观察实验结果
3．总结ROM设计方法
说明：存储器实际种时序逻辑电路VHDL描述存储器时通常数组QuartusII 50软件中支持数组描述语句设计存储器〔ROMRAMFIFO〕实验时未采数组设计方法兴趣学适宜综合工具条件参考相关资料数组设计方法设计存储器外设计ROMRAMFIFO等存储器时须考虑目标器件资源情况设计量组合逻辑电路时采CPLD芯片设计复杂时序电路时采FPGA芯片求存储功时采嵌EAB单元芯片实验系统核心芯片EP1K30QC208完全支持存储功行描述外调Quartus II软件中提供宏功元件库〔mega_lpm 〕存储器元件进行设计实验十六中设计九九法表基宏功元件库〔mega_lpm 〕存储器元件应存储器调方法实验十六中相
实验七 键盘控制电路设计
实验目
学键盘扫描电路工作原理
实验容
设计4×4键盘接口控制电路
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块开关键模块4×4键盘模块LED显示模块数码显示模块
实验原理
键盘应数字系统重机接口完成处理器输入数传送命令等功工控制电子系统运行重手段实验介绍简单键盘工作原理键盘键识程键盘CPLDFPGA接口
键盘实质键开关集合图341示通常键开关机械弹性开关利机械触点合断作电压信号通机械触点断开闭合程波形图342示机械触点弹性作键开关闭合时会马稳定接通断开时会立断开闭合断开瞬间均伴连串抖动抖动时间长短键机械特性决定般5～10ms重时间参数场合
图341 4×4键盘
图342 键抖动信号波形
键闭合稳定期长短操作员键动作决定般十分秒秒时间时间参数作般参考外键闭合否反响电压呈现出高电低电果低电表示断开话高电表示闭合通电状态检测便确认键否图343键盘控制电路顶层原理图：
图343 键盘控制电路顶层原理图
图343中COUNT模块提供键盘行扫描信号Q[30]没键时时信号EN高电行扫描输出信号Q[30]变化序0001→0010→0100→1000→0001次周复始〔次扫描4行键〕键时时信号EN低电行扫描输出信号Q[30]停止扫描锁存前行扫描值例第行键Q[30]＝0001
KEYVALUE模块功确定输入键键值输入键行信号Q[30]列信号I4[30]前组合值进行判断确定输入键键值例Q[30]＝0100I4[30]1000时第三行第四列输入键效KEYVALUE模块中已定义该键键值
CONTRL模块功实现键消抖进行延时判断否键确保键键值提取处图342示闭合稳定时间范围模块输入时钟信号定求实验中该模块输入时钟信号频率64Hz
Smdisplay模块完成数码动态扫描7段译码显示功
实验步骤
1．QuartusII 50软件中新建原理图文件输入设计原理图编译仿真锁定脚载目标芯片
2．第全局时钟CLK1跳线器接64Hz第二全局时钟CLK2跳线器接32768Hz
成功载数码SM8SM2均显示0SM1显示9LED1LED4指示1001LED16点亮
3．清零控制开关KD1置高电时数码全部清零
KD1置低电时处等键输入状态4×4键盘0～F意键时数码SM1会显示前键键值连续键数码SM8SM1采左移方式显示次键次5F3072A数码SM8SM1显示05F3072ALED1LED4显示SM1示键值二进制数值次键LED16闪烁次指示键操作
实验八 交通灯实验
实验目
组合时序逻辑电路综合应
实验容
设计实交通灯电路
实验仪器
1．ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块数码显示模块
2．ZY11EDA13BE型实验箱点阵扩展板
实验原理
实验需ZY11EDA13BE型实验箱点阵扩展板该扩展板根理实际设置四箱红黄绿交通灯该模块介绍见前面第局部列图示十字路口示意图：
根交通规红灯停绿灯行黄灯提醒〞交通灯亮灭规律：初始态两路口红灯全亮东西路口绿灯亮南北路口红灯亮东西方开始通行时15秒开始倒计时倒计时5秒时东西路口绿灯开始闪烁倒计时1秒时东西绿灯灭黄灯开始亮倒计时0秒东西路口红灯亮时南北路口绿灯亮南北方开始通行样15秒开始倒计时切换东西路口方周复始重复述程
提示：分析知设计模块两倒计时计数器模块然根计时时间状态设计输出状态红绿灯信号控制模块
实验步骤
1．QuartusII 50软件中新建原理图文件输入实验原理中原理图编译仿真锁定脚载目标芯片
2．ZY11EDA13BE型实验箱点阵扩展板正确安装印扩展板C字样扩展插槽CON3CON4保持扩展板丝印文字方板系统丝印文字方致扩展板插针效接触板扩展槽扩展板水倾斜切忌力猛导致插针损坏
3．第全局时钟CLK1跳线器接1Hz第二全局时钟CLK2跳线器接32768Hz载成功交通灯开始工作现象述：
数码SM6～SM5显示交通灯东西计时值数码SM2～SM1显示交通灯南北计时值计时均15秒倒计时〕扩展板发光二极L1～L12显示东西南北红黄绿灯状态首先东西方通行〔绿灯L6L12红灯L1L7点亮〕数码15秒开始倒计时数码倒计时计剩5秒时绿灯L6L12开始闪烁计1秒时黄灯L5L11点亮绿灯L6L12熄灭0秒转南北方通行现象东西致15秒转东西通行重复程
4．画出系统设计原理图总结设计思路
附录 实验求
实验预工作做计算机组成实验重环节预工作做越充分越加深实验理解减少必实验时间提高实验效率通常预中应做面工作：
1．认真阅读实验讲义明确实验目弄清实验原理
2．根设计实验容求设计实验方案确定集成电路型号
3．画出详细逻辑图标注器件型号引脚号
4．画出组装图
5．列出详细实验步骤考虑步观察实验现象结
保证教学质量真正达培养学生动手力目定认真做实验实验程中注意问题：
1．实验中遵守实验室项规章制度
2．认真实验严格试验步骤进行试验详细实记录试验结果
3．实验程中允许带电插拔
4．问题时通知老师
实验结束时整理实验器材老师检查实验结果前方离开
附录二 实验成绩考核评定方法
考核学生综合实践力目课程总成绩时成绩理考核实验三局部组成中：时成绩占20理考核占20实验占60时成绩理考核评定方法：
1时成绩包括课考勤作业情况缺勤1次作业缺交1次扣2分缺勤作业缺交超三分者考查成绩
2理考核采开卷形式总分20分
3实验包含实验环节实验报告做4次实验实验二三占8分实验四占16分实验报告占20分实验报告缺交1次扣5分实验环节占40分
附录三 实验工程设置容
序号
实验名称
实验容
实验学时
实验属性
开出求
1
1位全加器设计
掌握MAX+plusⅡ方法
编辑1位半加器电路原理图
设计文件存盘编译
仿真设计文件
2
验证
必做
2
四选数选择器设计
编辑四选数选择器VHDL源程序
设计文件存盘编译
仿真设计文件
2
验证
必做
3
右移移位存放器设计
编辑右移移位存放器VHDL源程序
设计文件存盘编译
设计文件功仿真
引脚锁定编译
编程载硬件验证
2
验证
必做
4
简单数字电子系统设计
系统功分析功分割
算法描述
设计输入
文件编译功仿真
引脚锁定编译
编程载硬件验证
4+2
设计
必做
注：课程4次实验均必做实验中实验二四求写出实验报告
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前言
年电子设计动化〔EDA〕技术开展迅速方面种容量高性低功耗编程逻辑器件断推出专集成电路〔ASIC〕生产商感受空前竞争压力方面出现许EDA设计辅助工具工具提高新型集成电路设计效率更低钱更短周期复杂数字系统开发成场ASICFPGACPLD争难免然PLD器件具先天竞争优势反复编程线调试EDA技术正场较量推动引擎般说EDA技术计算机台EDA软件工具开发环境HDL设计语言编程器件载体ASICSOC芯片目标器件电子系统设计应方电子产品动化设计程设计者需编写硬件描述语言代码然选择目标器件集成开发环境里进行编译仿真综合线载调试整程局部工作EDA软件完成全球许著名编程器件提供商推出集成开发工具软件Altera公司MAX+PLUSⅡQuartus Ⅱ软件Xilinx公司Foundation ISE软件Lattice公司ispExpert软件Actel公司Libero软件等软件推出极促进集算法设计芯片编程电路板设计体EDA技术开展外SOC芯片目标器件电子系统设计求编程器件部开始集成高速处理器硬核处理器软核DSP模块量存储资源高速串行收发模块系统时钟理器标准IO接口模块设计者更加心应手新轮数字革命引发
EDA技术门实践性强学科培养出具竞争力流IC设计动手力关键通理学加现场实验软件编程加硬件调试程中真正获锻炼增长技ZY11EDA13BE型实验系统采板加适配板加扩展板灵活结构方便进行基PLD芯片实验开发易升级符合前高校方面培养求相信学生扎扎实实完钱实验系统实验根底利现硬件资源开发出新数字应系统学生潜力会程度发挥EDA技术学会质飞跃推动国数字系统设计技术开展做出更奉献
实验手册校电子设计动化〔EDA〕课程实验指导根实验纲求包含8实验中实验二三四必做实验五六七八少选做
目录
实验 EDA软件熟悉 1
实验目 1
实验容 1
实验原理 1
实验步骤 1
实验报告 1
实验思考题 2
实验二 1位全加器设计 3
实验目 3
实验容 3
实验仪器 3
实验原理 3
实验考前须知 4
实验步骤 4
实验报告 4
思考题 4
实验三 根组合逻辑电路VHDL模型 6
实验目 6
实验容 6
实验仪器 6
实验原理 6
实验步骤 12
实验四 根时序逻辑电路VHDL模型 13
实验目 13
实验容 13
实验仪器 13
实验原理 13
实验步骤 31
实验五 Melay型限状态机设计 32
实验目 32
实验容 32
实验仪器 32
实验原理 32
实验步骤 34
实验六 ROM设计 35
实验目 35
实验容 35
实验仪器 35
实验原理 35
实验步骤 36
实验七 键盘控制电路设计 38
实验目 38
实验容 38
实验仪器 38
实验原理 38
实验步骤 40
实验八 交通灯实验 41
实验目 41
实验容 41
实验仪器 41
实验原理 41
实验步骤 42
附录 实验求 43
附录二 实验成绩考核评定方法 44
附录三 实验工程设置容 45
实验 EDA软件熟悉
实验目
1．熟悉ALTERA公司EDA设计工具软件QuartusII 50
2．熟悉ZY11EDA13BE型实验箱
实验容
1．学QuartusII 50软件课件
2．学QuartusII 50软件安装重菜单命令含义
3．熟悉ZY11EDA13BE型实验箱结构组成
4．模仿课件中实例动手操作遍掌握采QuartusII 50软件设计流程
实验原理
参考QuartusII 50软件学课件
实验步骤
1．教师指导学软件课件
2．教师演示QuartusII 50软件安装介绍菜单命令功
3．参考课件实例动手操作软件流程做完新建文件编译仿真分配引脚等软件操作局部全程
4．参考第局部实验系统简介熟悉ZY11EDA13BE型实验箱结构组成解模块根作解板IO分布情况认识液晶屏口连接器晶振JTAG接口逻辑笔跳线等器件组件
实验报告
1．绘制出QuartusII 50软件设计详细流程图
2．描述出QuartusII 50软件进行目标器件选择IO分配锁定引脚
3．描述出QuartusII 50软件help菜单功效
4．写出系统板IO口分布情况
5．写出ZY11EDA13BE型实验箱拨码开关CTRL档作
6．描述出完整实验流程
实验思考题
1．QuartusII 50软件支持器件该软件什局限性？
2．QuartusII 50软件中写字母否区？
3．进行完整实验流程时应注意什？
实验二 1位全加器设计
实验目
1．掌握QuartusII 50软件流程
2．熟悉ZY11EDA13BE型实验箱开关键模块LED显示模块
实验容
QuartusII 50软件中原理图输入法设计实现1位全加器
实验仪器
1．ZY11EDA13BE型实验箱通编程模块配置模块开关键模块LED显示模块
2．口延长线JTAG延长线〔实验均包括实验中均略〕
3．安装QuartusII 50软件PC机〔实验均包括实验中均略〕
实验原理
1位全加器两半加器门连接成半加器原理图设计方法门非门门〔xnor符合相10〕实现先设计底层文件：半加器设计顶层文件全加器
〔1〕半加器设计
半加器表达式：进位：coa and b
：soa xnor (not b)
半加器原理图：
〔2〕全加器设计
全加器原理图：
实验考前须知
实验指导书中实验容针板系统核心芯片EP1K30QC2082设计实验原理中提供脚分配情况脚分配必须通成功编译载配置
实验步骤
1．QuartusII 50软件中新建原理图文件输入原理图进行编译仿真
2．指定目标器件编译通原理图分配脚〔参考实验原理〕分配完编译次
3．口延长线连接计算机机箱口实验箱口插座JTAG延长线连接通编程模块载接口插座配置模块核心芯片载接口插座接通实验箱电源实验箱电源钮APW1APW2电源指示灯PL0PL4亮
4．载配置文件f_adderpof目标芯片
5．拨码开关CTRL〔2〕〔4〕〔8〕均设置ON〞
6．拨位开关KD1KD2KD3分作全加器a输入b输入进位c输入LED1LED2分作全加器进位全加记录全加器实验结果填入实验报告灯亮表示1’〔高电〕灯灭表示0’〔低电〕
实验报告
1．列出半加器全加器真值表果实验室条件允许印半加器全加器仿真波形图贴实验报告中
2．文字描述出样实现层次化设计
3．1位全加器实现方法画出方法原理图
思考题
1．位全加器位原理扩展成设计出原理图输入8位全加器
2．集成电路全加器芯片74807483等试述部结构实现？
3．参考全加器设计思路设计出原理图输入1位全减器〔提示：全加器设计根真值表建立简表达式简表达式应该根门电路样全减器设计〕
实验三 根组合逻辑电路VHDL模型
实验目
1．掌握简单VHDL程序设计
2．掌握VHDL根组合逻辑电路建模
实验容
分设计实现缓器选择器译码器编码器移位器全加器VHDL模型
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块开关键模块LED显示模块
实验原理
1．三态缓器
三态缓器〔Tristate Buffer〕作转换数增强驱动力功模块总线相连接总线互连方式时总线通信器件通常通三态缓器总线相连果缓器端en1缓器输入端in1信号值复制输出端果缓器端en数值缓器输出端高阻态三态缓器输出端线方式缓器输出端接起例2011出三态缓器VHDL源代码模型：
IEEE1164标准程序包中Z表示高阻态现EDA综合工具般根种描述综合三态器件列图201例中三态缓器仿真波形图：
图201 三态缓器仿真图形
2．数选择器〔Multiplexer〕
数字系统设计时需数源中选择时需路选择器例2021出四选选择数字宽度3选择器VHDL源代码模型：
面模型中条件赋值语句写简短面程序代码改写进程等价方式例2022VHDL源代码示：
模型中std_Logicstd_Logic_vector数类型sel数值止四种两种模型中分支处理数值综合时候EDA工具般忽略分支处理三态器件中高阻态Z’外综合工具采完全相方法处理std_LogicBit数类型图202例中路选择器仿真波形图：
图202 路选择器仿真图形
3．译码器〔Decoder〕
译码器〔Decoder〕输入N位二进制代码输出2N表征代码原意状态信号输出信号2N位中位效常见译码器途二进制表示址转换单线选择信号面例203138译码器VHDL源代码模型：
列图203例中38译码器仿真波形图：
图203 38译码器仿真图形
4．编码器〔Encoder〕
编码器〔Encoder〕行译码器行逆程2N输入转化N位编码输出编码器求输入信号位中位效规定果输入位全效时编码器输出指定某状态编码器途广方说键盘输入编码等面例204183优先编码器VHDL源代码模型：
列图204例中83优先编码器仿真波形图：
图204 83优先编码器仿真图形
5．移位器〔Shifter〕
数移位重操作定条件右移意味着2左移意味着2面例2051移位器〔Shifter〕VHDL源代码模型：
模型中果sr＝1’sl＝0’移位器输入信号右移位赋输出信号果sr＝0’sl＝1’移位器输入信号左移位赋输出信号srsl两种输入模式输入信号直接赋输出信号信号ilir分左移操作右移操作时输入数右端〔左端〕补数&’进行移位操作常处理方法VHDL’93版中增加移位语句直接实现移位操作列图205例中移位器仿真波形图：
图205 移位器仿真图形
6．全加器〔Adder〕
加法器根运算单元加法器中单元位全加器面例2061位全加器〔Adder〕VHDL源代码模型：
全加器中两数输入端in1in2输出端sum进位输出端carry_out全加器级联形成加法器简单实现方式种电路单元结构相操作数字长较时进位屡次传递限制种电路速度位产生时刻提高运算速度采行波进位加法器〔RIPPLECARRY ADDER〕列图206例中位全加器仿真波形图：
图206 位全加器仿真图形
实验步骤
1．QuartusII 50软件中新建文文件输入设计VHDL程序代码编译仿真锁定脚载目标芯片
2．拨位开关作输入LED作输出分验证结果正确性
实验四 根时序逻辑电路VHDL模型
实验目
1．掌握简单VHDL程序设计
2．掌握VHDL根时序逻辑电路建模
实验容
分设计实现锁存器触发器存放器计数器VHDL模型
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块开关键模块LED显示模块
实验原理
1．锁存器〔latch〕：顾名思义锁存器〔latch〕锁存数逻辑单元锁存器般分成三种根类型：电锁存器步锁存器异步锁存器面逐介绍三种锁存器VHDL模型描述方式
〔1〕电锁存器：
电锁存器般时钟电路方微处理器芯片中电锁存器特点：常常路数输入例2111单输入电锁存器VHDL模型：
复位信号reset效〔高电〕时锁存器latch1复位输出信号q低电复位信号reset效〔低电〕时果s信号高电输出信号q输出输入端值s信号低电时latch1输出信号q保持原值数锁存列图211单输入电锁存器仿真波形图：
图211 单输入电锁存器仿真图形
例2112输入电锁存器VHDL模型：
复位信号reset效〔高电〕时锁存器latch2复位输出信号q低电果复位信号reset效〔低电〕时根选择信号s0s1s2决定输出信号q选择输入信号data0data1data2果s0s1s2效〔低电〕锁存器输出信号q保持原值变数锁存列图212输入电锁存器仿真波形图：
图212 输入电锁存器仿真图形
〔2〕步锁存器：
步锁存器指复位加载功全部时钟步复位端优先级较高数字系统设计时采完全步锁存器防止时序错误例2113步锁存器VHDL模型：
时钟信号clk跳变时激活进程果时复位信号reset效〔高电〕锁存器latch3复位输出信号q低电果时复位信号reset效〔低电〕装载信号load效〔高电〕锁存器latch3输出信号q输入信号data否锁存器输出保持原值数锁存列图213步锁存器仿真波形图：
图213 步锁存器仿真图形
〔3〕异步锁存器：
异步锁存器指复位时钟步锁存器例2114异步锁存器VHDL模型：
时钟信号clk跳变者复位信号reset激活进程时果时复位信号reset效〔高电〕锁存器latch4复位输出信号q低电果时复位信号reset效〔低电〕正时钟升达装载信号load效〔高电〕锁存器latch4输出信号q输入信号data否锁存器输出保持原值数锁存列图214异步锁存器仿真波形图：
图214 异步锁存器仿真图形
1．触发器〔flipflop〕
触发器〔flipflop〕根时序电路单元指时钟触发引起输出信号改变种时序逻辑单元常见触发器三种：D触发器T触发器JK触发器
〔1〕D触发器：
D触发器常触发器复位信号置位信号复位置位信号时钟否步分种常见D触发器模型逐出例简单说明例2121简单D触发器VHDL模型：
D触发器dff1简单D触发器没复位置位信号时钟信号clk升输出信号q值输入信号d否触发器dff1输出信号q保持原值图215简单D触发器仿真波形图：
图215 简单D触发器仿真图形
例2122带异步置位D触发器VHDL模型：
dff2带异步置位D触发器时钟信号clk者置位信号prn跳变时激活进程果时置位信号prn效〔高电〕D触发器dff2置位输出信号q高电果置位信号prn效〔低电〕时时钟出现跳D触发器dff2输出信号q变输入信号d否D触发器dff2输出信号q保持原值图216带异步置位D触发器仿真波形图：
图216 带异步置位D触发器仿真图形
例2123带异步复位D触发器VHDL模型：
dff3带异步复位D触发器时钟信号clk者复位信号clr跳变时激活进程果时复位信号clr效〔高电〕D触发器dff3复位输出信号q低电果复位信号clr效〔低电〕时时钟出现跳D触发器dff3输出信号q变输入信号d否D触发器dff3输出信号q保持原值图217带异步复位D触发器仿真波形图：
图217 带异步复位D触发器仿真图形
例2124带异步复位置位D触发器VHDL模型：
dff4带异步复位置位D触发器时钟信号clk复位信号clr者置位信号prn跳变时激活进程果时复位信号clr效〔高电〕D触发器dff4复位输出信号q低电果复位信号clr效〔低电〕置位信号效〔高电〕D触发器dff4置位输出信号q高电果复位信号clr置位信号prn效〔低电〕时时钟出现跳D触发器dff4输出信号q变输入信号d否D触发器dff4输出信号q保持原值图218带异步复位置位D触发器仿真波形图：
图218 带异步复位置位D触发器仿真图形
例2125带步置位D触发器VHDL模型该例中dff5带步置位D触发器时钟信号clk跳变时激活进程果时置位信号prn效〔高电〕D触发器dff5置位输出信号q高电果置位信号prn效〔低电〕时时钟出现跳D触发器dff5输出信号q变输入信号d否D触发器dff5输出信号q保持原值
图219带步置位D触发器仿真波形图：
图219 带步置位D触发器仿真图形
例2126带步复位D触发器VHDL模型：
dff6带步复位D触发器时钟信号clk跳变时激活进程果时复位信号clr效〔高电〕D触发器dff6复位输出信号q低电果复位信号clr效〔低电〕时时钟出现跳D触发器dff6输出信号q变输入信号d否D触发器dff6输出信号q保持原值图2110带步复位D触发器仿真波形图：
图2110 带步复位D触发器仿真图形
例2127带步置位复位D触发器VHDL模型：
dff7带步复位置位D触发器时钟信号clk跳变时激活进程果时复位信号clr效〔高电〕D触发器dff7复位输出信号q低电果复位信号clr效〔低电〕置位信号效〔高电〕D触发器dff7置位输出信号q高电果复位信号clr置位信号prn效〔低电〕时时钟出现跳D触发器dff7输出信号q变输入信号d否D触发器dff7输出信号q保持原值图2111带步置位复位D触发器仿真波形图：
图2111 带步置位复位D触发器仿真图形
〔2〕T触发器
T触发器特点时钟处输出信号发生翻转复位置位信号信号等T触发器种类型例2128带异步复位T触发器VHDL模型：
tff1带异步复位T触发器时钟信号clk者复位信号clr跳变时进程激活果时复位信号clr效〔高电〕T触发器tff1复位输出信号q低电果复位信号clr效〔低电〕时钟信号clk出现跳T触发器tff1输出信号q发生翻转否输出信号q保持变图2112带异步复位T触发器仿真波形图：
图2112 带异步复位T触发器仿真图形
例2129带异步置位T触发器VHDL模型：
tff2带异步置位T触发器时钟信号clk者置位信号prn跳变时进程激活果时置位信号prn效〔高电〕T触发器tff2置位输出信号q高电果置位信号prn效〔低电〕时钟信号clk出现跳T触发器tff2输出信号q发生翻转否输出信号q保持变图2113带异步置位T触发器仿真波形图：
图2113 带异步置位T触发器仿真图形
例21210带〔enable〕端异步复位T触发器VHDL模型：
tff3带异步复位T触发器时钟信号clk者复位信号clr跳变时进程激活果时复位信号clr效〔高电〕T触发器tff3复位输出信号q低电果复位信号clr效〔低电〕时钟信号clk出现跳触发器翻转信号en效〔高电〕T触发器tff3输出信号q发生翻转否输出信号q保持变图2114带端异步复位T触发器仿真波形图：
图2114 带端异步复位T触发器仿真图形
〔3〕JK触发器
JK触发器中JK信号分扮演置位复位信号角色更清晰表示出JK触发器工作程出JK触发器真值表〔表211示〕
J
K
CLK
Qn+1
0
0
↑
Qn
1
0
↑
1
0
1
↑
0
1
1
↑
NOT Qn
X
X
↓
Qn
表211 JK触发器真值表
复位〔clr〕置位〔prn〕信号常见JK触发器种类型例21211根JK触发器VHDL模型：
jkff1根JK触发器类型时钟升根jk信号输出信号q作相应变化case语句实现if条件语句简化语句增加效率图2115根JK触发器仿真波形图：
图2115 根JK触发器仿真图形
例21212带异步复位〔clr〕置位〔prn〕JK触发器VHDL模型：
jkff2带异步复位置位JK触发器模型时钟信号clk置位信号prn者复位信号clr跳变时激活进程果时复位信号clr效〔高电〕JK触发器jkff2复位输出信号q低电果复位信号clr效〔低电〕置位信号prn效〔高电〕JK触发器jkff2置位输出信号q高电果复位信号clr置位信号prn效〔低电〕时钟升根jk信号变化输出信号q作相应变化图2116带异步复位置位JK触发器仿真波形图：
图2116 带异步复位置位JK触发器仿真图形
1．存放器〔Register〕：
存放器〔register〕种重根时序电路顾名思义存放器存放信号值包括标量量数字系统设计中存放器分成通存放器移位存放器
〔1〕通存放器：
通存放器功时钟控制输入数存放满足输出条件时输出数
例2131通存放器VHDL模型：
reg通存放器时钟信号clk升果输出信号enable效〔高电〕输入信号d送存放器中输出信号q输入信号d值否输出信号q保持原值变起锁存数作图2117通存放器仿真波形图：
图2117 通存放器仿真图形
〔2〕移位存放器：
顾名思义移位存放器功存放输入数控制信号作输入数移位输出移位存放器种类繁致纳逻辑移位存放器算术移位存放器两类逻辑移位存放器特点高位低位移入数零算术移位存放器特点高位移入数相应符号扩展低位移入数零例2132简单移位存放器VHDL模型：
时钟升移位存放器shift根控制指令control输入数d逻辑左移相应位输出图2118简单移位存放器仿真波形图：
图2118 简单移位存放器仿真图形
例2133循环移位存放器〔cycle shift register〕VHDL模型：
时钟升循环移位存放器shift根控制指令control输入数d循环左移相应位输出图2119循环移位存放器仿真波形图：
图2119 循环移位存放器仿真图形
1．计数器〔counter〕：
计数器〔counter〕数字系统中常时序电路计数数字系统根操作计数器控制信号计数带复位置位信号复位置位时钟信号否步计数器分步计数器异步计数器两种根类型种计数器分进行加计数进行减计数两种VHDL描述中加减计数＋〞－〞表示
〔1〕步计数器：
步计数器步时序电路样复位置位信号时钟信号步时钟跳变时进行复位置位操作例2141带时钟步4位二进制减法计数器VHDL模型：
count带时钟步4位二进制减法计数器计数范围F～0时钟信号者复位信号跳变时激活进程果时复位信号clr效〔高电〕计数器复位输出计数结果0果复位信号效〔低电〕时钟信号clk出现升计数器计数控制信号en效〔高电〕计数器count动减1实现减计数功图2120带时钟步4位二进制减法计数器仿真波形图：
图2120 带时钟步4位二进制减法计数器仿真图形
〔2〕异步计数器
样道理异步计数器指计数器复位置位时钟步例2142带时钟异步4位二进制加法计数器VHDL模型：
counta带时钟异步4位二进制加法计数器计数范围0～F时钟信号者复位信号跳变时激活进程果时复位信号clr效〔高电〕计数器复位输出计数结果0果复位信号效〔低电〕时钟信号clk出现升计数器计数控制信号en效〔高电〕计数器count动加1实现加计数功图2121带时钟异步4位二进制加法计数器仿真波形图：
图2121 带时钟异步4位二进制加法计数器仿真图形
实验步骤
1．QuartusII 50软件中新建文文件输入设计VHDL程序代码编译仿真锁定脚载目标芯片
2．信号源模块第全局时钟GCLK1跳线器接需时钟频率CLK拨位开关作数输入控制信号输入LED作锁存器触发器存放器计数器输出观察显示结果验证程序正确性
实验五 Melay型限状态机设计
实验目
掌握Mealy型限状态机特点VHDL语言描述方法
实验容
1．绘制实验中例2311状态转换图
2．机编写实验中例2311实验程序进行实验验证程序正确性
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块开关键模块LED显示模块
实验原理
Moore型限状态机Mealy型限状态机输出单前状态关输入信号前值关图231中描述Mealy型限状态机示意图
图231 Mealy型限状态机示意图
Mealy型限状态机输出直接受输入信号前值影响输入信号时钟周期意时刻发生变化Mealy型限状态机输入响应发生前时钟周期Moore型限状态机输入信号响应早周期输入信号噪声影响正输出信号
例2311两进程Mealy型限状态机例子进程COMREG时序组合混合型进程状态机控时序电路控状态译码电路时进程表达进程COM1负责根前输入状态输入信号变化出输出数该例VHDL语言示：
例2311中输出信号组合逻辑电路直接产生该状态机工作时序图232清楚输出信号许毛刺解决问题考虑输出信号Q值时钟信号锁存输出例2311COM1进程中添加IF语句产生锁存器Q锁存输出果实际电路时间延迟发生变化会影响锁存性类设计方式绝保证出现毛刺拟保险方式然参实验二十二例2211中单进程描述方法工作留读者行完成处加说明
图232 例2311进程Mealy型状态机工作时序
实验步骤
1．QuartusII 50软件中新建文文件输入例2211VHDL程序代码编译仿真锁定脚载目标芯片
2．信号源模块第全局时钟GCLK1跳线器接需时钟频率CLK拨位开关作数输入控制信号输入LED作状态机输出观察实验结果
综合实验二十二实验二十三述Moore型限状态机mealy型限状态机特点通常情况具体数字系统具体电路性指标标准适合Moore型限状态机实现外具体数字系统外具体电路性指标标准适合Mealy型限状态机实现硬件设计者应该根具体情况结合MooreMealy型限状态机特点进行选择
实验六 ROM设计
实验目
熟悉读存储器ROM
实验容
设计16×8位ROM
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块开关键模块数码显示模块
实验原理
ROM读存储器作存储固定数设计ROM时采数组WHENELSE语句数组描述ROM面积效数组描述时常数组常量描述ROM放程序包中种方法提供ROM重程序包中常量定义ROM时修改参数改变ROMQuartusII 50软件支持数组描述语句实验采拟直观WHENELSE语句设计16×8ROM
例3111：WHENELSE语句设计16×8ROM
列图述VHDL代码生成ROM模型：
例311116×8位读存储器VHDL模型片选信号CS效根址信号add[3…0]读取单元址输出端DATA[7…0]输出数CS效输出总低电 00000000〞图31116×8位读存储器仿真波形图：
图311 16×8位读存储器仿真波形
实验步骤
1．QuartusII 50软件中新建原理图文件输入设计原理图编译仿真
锁定脚载目标芯片
2．第全局时钟CLK1跳线器接32768Hz拨位开关KD1清零控制(高电效)
KD2片选信号CS(高电效)KD3KD6作数址输入ADD[3…0]数码SM2SM1显示该数址数码SM4SM3显示读出数中输入址输出数应结果应：
址
输出
址
输出
址
输出
址
输出
00
16
04
12
08
08
0C
04
01
15
05
11
09
07
0D
03
02
14
06
10
0A
06
0E
02
03
13
07
09
0B
05
0F
01
观察实验结果
3．总结ROM设计方法
说明：存储器实际种时序逻辑电路VHDL描述存储器时通常数组QuartusII 50软件中支持数组描述语句设计存储器〔ROMRAMFIFO〕实验时未采数组设计方法兴趣学适宜综合工具条件参考相关资料数组设计方法设计存储器外设计ROMRAMFIFO等存储器时须考虑目标器件资源情况设计量组合逻辑电路时采CPLD芯片设计复杂时序电路时采FPGA芯片求存储功时采嵌EAB单元芯片实验系统核心芯片EP1K30QC208完全支持存储功行描述外调Quartus II软件中提供宏功元件库〔mega_lpm 〕存储器元件进行设计实验十六中设计九九法表基宏功元件库〔mega_lpm 〕存储器元件应存储器调方法实验十六中相
实验七 键盘控制电路设计
实验目
学键盘扫描电路工作原理
实验容
设计4×4键盘接口控制电路
实验仪器
ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块开关键模块4×4键盘模块LED显示模块数码显示模块
实验原理
键盘应数字系统重机接口完成处理器输入数传送命令等功工控制电子系统运行重手段实验介绍简单键盘工作原理键盘键识程键盘CPLDFPGA接口
键盘实质键开关集合图341示通常键开关机械弹性开关利机械触点合断作电压信号通机械触点断开闭合程波形图342示机械触点弹性作键开关闭合时会马稳定接通断开时会立断开闭合断开瞬间均伴连串抖动抖动时间长短键机械特性决定般5～10ms重时间参数场合
图341 4×4键盘
图342 键抖动信号波形
键闭合稳定期长短操作员键动作决定般十分秒秒时间时间参数作般参考外键闭合否反响电压呈现出高电低电果低电表示断开话高电表示闭合通电状态检测便确认键否图343键盘控制电路顶层原理图：
图343 键盘控制电路顶层原理图
图343中COUNT模块提供键盘行扫描信号Q[30]没键时时信号EN高电行扫描输出信号Q[30]变化序0001→0010→0100→1000→0001次周复始〔次扫描4行键〕键时时信号EN低电行扫描输出信号Q[30]停止扫描锁存前行扫描值例第行键Q[30]＝0001
KEYVALUE模块功确定输入键键值输入键行信号Q[30]列信号I4[30]前组合值进行判断确定输入键键值例Q[30]＝0100I4[30]1000时第三行第四列输入键效KEYVALUE模块中已定义该键键值
CONTRL模块功实现键消抖进行延时判断否键确保键键值提取处图342示闭合稳定时间范围模块输入时钟信号定求实验中该模块输入时钟信号频率64Hz
Smdisplay模块完成数码动态扫描7段译码显示功
实验步骤
1．QuartusII 50软件中新建原理图文件输入设计原理图编译仿真锁定脚载目标芯片
2．第全局时钟CLK1跳线器接64Hz第二全局时钟CLK2跳线器接32768Hz
成功载数码SM8SM2均显示0SM1显示9LED1LED4指示1001LED16点亮
3．清零控制开关KD1置高电时数码全部清零
KD1置低电时处等键输入状态4×4键盘0～F意键时数码SM1会显示前键键值连续键数码SM8SM1采左移方式显示次键次5F3072A数码SM8SM1显示05F3072ALED1LED4显示SM1示键值二进制数值次键LED16闪烁次指示键操作
实验八 交通灯实验
实验目
组合时序逻辑电路综合应
实验容
设计实交通灯电路
实验仪器
1．ZY11EDA13BE型实验箱通编程模块配置模块时钟源模块数码显示模块
2．ZY11EDA13BE型实验箱点阵扩展板
实验原理
实验需ZY11EDA13BE型实验箱点阵扩展板该扩展板根理实际设置四箱红黄绿交通灯该模块介绍见前面第局部列图示十字路口示意图：
根交通规红灯停绿灯行黄灯提醒〞交通灯亮灭规律：初始态两路口红灯全亮东西路口绿灯亮南北路口红灯亮东西方开始通行时15秒开始倒计时倒计时5秒时东西路口绿灯开始闪烁倒计时1秒时东西绿灯灭黄灯开始亮倒计时0秒东西路口红灯亮时南北路口绿灯亮南北方开始通行样15秒开始倒计时切换东西路口方周复始重复述程
提示：分析知设计模块两倒计时计数器模块然根计时时间状态设计输出状态红绿灯信号控制模块
实验步骤
1．QuartusII 50软件中新建原理图文件输入实验原理中原理图编译仿真锁定脚载目标芯片
2．ZY11EDA13BE型实验箱点阵扩展板正确安装印扩展板C字样扩展插槽CON3CON4保持扩展板丝印文字方板系统丝印文字方致扩展板插针效接触板扩展槽扩展板水倾斜切忌力猛导致插针损坏
3．第全局时钟CLK1跳线器接1Hz第二全局时钟CLK2跳线器接32768Hz载成功交通灯开始工作现象述：
数码SM6～SM5显示交通灯东西计时值数码SM2～SM1显示交通灯南北计时值计时均15秒倒计时〕扩展板发光二极L1～L12显示东西南北红黄绿灯状态首先东西方通行〔绿灯L6L12红灯L1L7点亮〕数码15秒开始倒计时数码倒计时计剩5秒时绿灯L6L12开始闪烁计1秒时黄灯L5L11点亮绿灯L6L12熄灭0秒转南北方通行现象东西致15秒转东西通行重复程
4．画出系统设计原理图总结设计思路
附录 实验求
实验预工作做计算机组成实验重环节预工作做越充分越加深实验理解减少必实验时间提高实验效率通常预中应做面工作：
1．认真阅读实验讲义明确实验目弄清实验原理
2．根设计实验容求设计实验方案确定集成电路型号
3．画出详细逻辑图标注器件型号引脚号
4．画出组装图
5．列出详细实验步骤考虑步观察实验现象结
保证教学质量真正达培养学生动手力目定认真做实验实验程中注意问题：
1．实验中遵守实验室项规章制度
2．认真实验严格试验步骤进行试验详细实记录试验结果
3．实验程中允许带电插拔
4．问题时通知老师
实验结束时整理实验器材老师检查实验结果前方离开
附录二 实验成绩考核评定方法
考核学生综合实践力目课程总成绩时成绩理考核实验三局部组成中：时成绩占20理考核占20实验占60时成绩理考核评定方法：
1时成绩包括课考勤作业情况缺勤1次作业缺交1次扣2分缺勤作业缺交超三分者考查成绩
2理考核采开卷形式总分20分
3实验包含实验环节实验报告做4次实验实验二三占8分实验四占16分实验报告占20分实验报告缺交1次扣5分实验环节占40分
附录三 实验工程设置容
序号
实验名称
实验容
实验学时
实验属性
开出求
1
1位全加器设计
掌握MAX+plusⅡ方法
编辑1位半加器电路原理图
设计文件存盘编译
仿真设计文件
2
验证
必做
2
四选数选择器设计
编辑四选数选择器VHDL源程序
设计文件存盘编译
仿真设计文件
2
验证
必做
3
右移移位存放器设计
编辑右移移位存放器VHDL源程序
设计文件存盘编译
设计文件功仿真
引脚锁定编译
编程载硬件验证
2
验证
必做
4
简单数字电子系统设计
系统功分析功分割
算法描述
设计输入
文件编译功仿真
引脚锁定编译
编程载硬件验证
4+2
设计
必做
注：课程4次实验均必做实验中实验二四求写出实验报告
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